hdlbits系列verilog解答（Dff8ar-异步复位上升沿8位触发器）-84
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一、问题描述
本节学习如何创建具有高电平有效异步复位的 8位 D 触发器。所有 DFF 都应由 的 clk 上升沿触发。
模块声明
module top_module (
input clk,
input areset, // active high asynchronous reset
input [7:0] d,
output [7:0] q
);
思路：
与上一节相比只是有两处不一样，一是复位变成了异步，二是时钟触发边沿不同。
时钟边沿两种触发方式的关键字：negedge（下降沿）和posedge（上升沿）。
二、verilog源码
module top_module (
input clk,
input areset, //active high asynchronous reset原文地址：https://blog.csdn.net/zuoph/article/details/144145870
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