【Verilog】第三章作业
1. (填空题)verilog中有两种模块调用端口对应方式，分别是＿＿＿对应方式和＿＿＿对应方式。
(1) 端口位置
(2) 端口名
2. (填空题)
写出表达式以实现图1对应电路的逻辑功能assign out=______________________.
(1) (!sel)?x:y;
3. (填空题)always语句的敏感信号一般可分为________敏感型和________敏感型。对于组合电路，一般采用________触发；对于时序电路，一般采用________触发。
(1) 边沿
(2) 电平
(3) 电平
(4) 边沿
在下面para2模块中添加一条语句将para1模块中的参数b的值改为3。
(1) defparam U1.b=3;
para1 #(.b(3)) U2(C2,D2);
5. (填空题)连续赋值语句是对___________(选填“组合”或“时序”)逻辑电路进行建模的，最基本语句是由关键字__________引导的.
(1) 组合
(2) assign
6. (填空题)某一纯组合电路输入为in1，in2和in3，输出为out，则该电路描述中always的事件表达式应写为always@（ ）;若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @（ ）。
(1) in1 or in2 or in3
(2) posedge clk
7. (填空题)过程块中的赋值语句称为过程赋值语句，过程赋值语句有______赋值语句和______赋值语句两种。
(1) 阻塞
(2) 非阻塞
8. (单选题)下列描述，代码可综合的是（ ）
- A. fork…join
- B. while 和 for
- C. if…else和case
- D. initial
正确答案: C:if…else和case;
总结：
不可综合
initial、fork-join、forever、repeat、while
可综合：
assign、always、begin-end、if-else、case、for
9. (单选题)下面两段代码中信号in、q1、q2、q3的值分别是0、1、2、3，那么经过1个时钟周期后，左边程序q3的值和右边程序q3的值分别变为（ ）。
- A. 0和3
- B. 0和2
- C. 2和3
- D. 1和2
正确答案: B:0和2 ;
10. (单选题)
下列代码采用时钟正沿触发且reset异步下降沿复位的代码描述是（ ）。
- A.
always @(posedge clk, reset)
if(!reset)
- B.
always @(posedge clk,negedge reset)
if(!reset)
- C.
always @(posedge clk,negedge reset)
if(reset)
- D.
always @(negedge clk,posedge reset)
if(reset)
正确答案: B:always @(posedge clk,negedge reset) if(!reset);
11. (单选题)关于过程语句，下列描述错误的是（ ）.
- A. verilog语言中的过程语句指的是initial和always语句。
- B. initial语句只被执行一次，就挂起。
- C.
过程语句中语句条数多于一条时，语句必须被写到语句块中。
- D. 过程语句中被赋值的信号类型必须是连线型。
正确答案: D:过程语句中被赋值的信号类型必须是连线型。;
12. (单选题)always语句的敏感信号列表中的敏感信号多于1个时，通过关键字（ ）连接。
- A. *
- B. /
- C. or
- D. and
正确答案: C:or ;
13. (单选题)具有多个输出端口的门是( ).
- A. nor
- B. not
- C. and
- D. or
正确答案: B:not;
14. (单选题)连续赋值语句能对以下哪种类型的变量赋值？
- A. trireg
- B. reg
- C. integer
- D. tri
正确答案: D:tri;
15. (单选题)在仿真过程中，（ ）是顶层模块。
- A. 无顶层模块
- B. 被测试电路模块的顶层模块
- C. 测试模块testbench
- D. 被测试电路模块
正确答案: C:测试模块testbench;
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