【FPGA】Verilog：全减器与半减器 | Full Subtractor | Half Subtractor

🕗 发布于 2024-07-08 22:06 Verilog fpga开发

0x00 全减器（Full Subtractor）

减法器是用于减法运算的逻辑电路，与不包含借位的半减法器不同。

全减法器因为包含借位的产生与否，所以具备完整的减法功能。

输出由差 $D$ 和借位 $B$ 组成：

$\textrm{Difference }= A_n \oplus B_n \oplus b_{n-1}$

$\textrm{Borrow} = \overline{(A_n \oplus B_n)} \cdot b_{n-1} + \overline{A_n} \cdot B_n$

原文地址：https://blog.csdn.net/weixin_50502862/article/details/140115595

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