Verilog刷题笔记44

🕗 发布于 2024-03-25 07:36 笔记 fpga开发

题目：Consider the n-bit shift register circuit shown below:
在这里插入图片描述
解题：

module top_module (
    input clk,
    input w, R, E, L,
    output Q
);
    always@(posedge clk)begin
        if(L==1)
            Q<=R;
        else
            Q<=(E==1)?w:Q;
    end
                

endmodule

结果正确：
在这里插入图片描述
注意点：
注意将电路图读懂，转换为易结题的逻辑。

原文地址：https://blog.csdn.net/shikuanlong/article/details/136990519

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