FPGA实现二选一数据选择器

在FPGA开发当中，我们最早开始接触的就是关于二选一选择器的设计。

1、原理

通过一个sel选择位判断输出out为a还是b，这里我们规定：

sel=0时，out=a

sel=1时，out=b

2、工程代码

多路选择器的缩写为MUX，这里我们见名思意，新建一个MUX2_1.v文件，如图：

分别在实体中定义sel,a,b三个输入信号和out输出信号，在主体代码实现中连续赋值——assign对输出进行赋值，使用一个三目运算符实现二选一数据选择器。

3、仿真代码

//定义时间尺度
`timescale 1ns/1ns
module mux2_1_tb;
//输入信号定义
reg sel;
reg a;
reg b;
//输出信号定义
wire out;

//模块例化
mux2_1 mux(
    /*input wire */ .sel (sel),
    /*input wire */ .a   (a  ),
    /*input wire */ .b   (b  ),
    /*output     */ .out (out)
);
//激励信号产生
    initial begin
        sel=1;
        a=0;
        b=1;
        #20;

        sel=1;
        a=1;
        b=0;
        #20;

        sel=0;
        a=1;
        b=0;
        #20;
        sel=1;
        a=0;
        b=1;
        #20;
    end

endmodule

这里先定义时间尺度，对仿真实体做一个声明，接着就是对设计实体mux2_1进行实例化和相关变量进行一个命名。最后使用initial语句进行激励的产生。

4、仿真结果

在仿真图中我们可以看到当sel为1时，输出out=b,当sel为0时，输出out=a;这里运行结果和我们最初设计的是一样的

原文地址：https://blog.csdn.net/weixin_63553972/article/details/140616584

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