自学内容网 自学内容网

带隙基准Bandgap电路学习(三)

一、导入器件到版图中       

 从原理图中导入器件: Connectivity——>Generate——>All From Source

I/O Pins暂不添加,后面自己画

PR(Primary Region)Boundary:

        通常是用来定义芯片设计中某些关键区域的轮廓,比如核心逻辑区域。在这层边界中,它只是作为一个标识层,通常不会对你的DRC(Design Rule Check)或LVS(Layout Versus Schematic)检查产生直接影响。

        如果在使用std cell拼接时PR Boundary没有恰当地拼接在一起,可能会有DRC问题出现。

所有器件导入之后,Shift+F显示所有层

 修改分辨率:option——>display 

 修改框选标识更显眼:

二、更新版图 

原理图中更改了器件,在版图中需要更新,首先在版图中删除更改了的器件版图,然后点击

Connectivity——> Update ——> Components and Nets

点击OK即可将更新了的器件版图导进layout。

选中要布局的器件,Place——> Modgen——> Create/Edit Modgen

三、晶体管布局

        这里对PNP晶体管进行布局,布局完右键右侧第一个红框,delete,之后点击左上角红框内的按钮退出。

 四周弄上Dummy器件,快捷键A对齐,点完A,再点F3设置对齐间隔 :

        暂时不会更改了,框选之后,点击Edit——> Select——> Set Selection Protection ,使其无法被选中,进行保护。

四、电阻布局

        为了版图中电阻匹配性良好,需要对方块电阻交叉放置,蛇形走线。这里将原理图中的内部并联替换为多个单个方块阻值的电阻串联

Window——> Toolbars——> 勾选Align,即可出现对齐工具窗口。

 将打散后的方块电阻对称,交叉放置,上下加上Dummy电阻,蛇形连线

五、做保护环

Guard Ring保护环:

选中Multipart Path后,点击键盘上的F3进入编辑界面

选择之前编辑好,保存下来的文件即可,下面展示单层SUB环的配置: 

配置完成后,保存成文件,下次直接Load即可:

 画之前保护环之前,需要手动切换当前层为AA层

        按照这种方式,给晶体管方阵四周打上SUB环,最后画个AA矩形将环闭合(同时,AA层需要被SP注入,还得画个SP覆盖AA矩形)M1得断开,不能连上。 

给完成了内部连线的电阻阵列以及晶体管阵列周围加上SUB环

AV显示所有层点击某个层再点NV仅显示该层:

点P后按F3可更改为45°走线

六、差分输入对管布局

差分输入对管版图布局如下:

        原理图中输入对管每个管子并联数为4,采用中心对称布局,左右两边加上Dummy管。中间的栅极由金属3引出,中心交叉的地方用金属2、 3交错连接。然后打上NW保护环,之后用金属3引出源、漏,在NW环外用金属4环形连接起来,这样布线也中心对称

七、P管电流镜布局 

  • 红框部分Bandgap电路核心电流镜,将其布局在中间,并进行中心对称来保证良好的匹配性。
  • 绿框部分为运放的电流源负载,将其布局在右侧,黄框中的电流镜布局在左右两侧。
  • 左右加上Dummy管,连线尽可能中心对称
  • 打上NW保护环

八、启动逻辑电路布局

九、N管电流镜及Cascode级N管布局

        黄框中的为N管电流镜及Cascode级N管红框中为N管电流镜核心部分,版图布局中做ABAB交错排列。打上PSUB保护环

十、电容布局 

十一、整体版图展示

整体版图面积大小94.815um*189.25um=17943.73875um^{2}\approx0.0179mm^{2}

十二、原理图中加上对应的Dummy器件

快捷键N添加图形标识,这里给原理图中添加的Dummy器件添加白色矩形框以示区分。

十三、DRC检验 

快捷键R画上BD(BORDER)矩形框

设置成不显示  密度有关的DRC错误

无其他未解决的DRC错误 

 十四、LVS检验

配置过滤对应的Dummy器件,下面L代表LayoutS代表Schematic


原文地址:https://blog.csdn.net/qq_61052827/article/details/142788432

免责声明:本站文章内容转载自网络资源,如本站内容侵犯了原著者的合法权益,可联系本站删除。更多内容请关注自学内容网(zxcms.com)!