vivado+modelsim: xxx is not a function name

🕗 发布于 2024-11-12 01:33 fpga开发

xxx is not a function name

vivado问题:xxx is not a function name
- 原因

vivado问题:xxx is not a function name

在写verilog modelsim仿真时，遇到error：xxx is not a function name。

原因

该变量xxx在仿真文件里，如下图红框所示，例化时，变量前面没有加点。在这里插入图片描述

原文地址：https://blog.csdn.net/axiba233/article/details/143692169

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