FPGA-PLL IP核的使用

1.前言

IP核是使用FPGA进行快速开发的一大法宝，FPGA有几个常用的IP核，如今天要写的PLL，即锁相环，还有FIFO，ROM等。熟练使用这些IP核，在一一些大型的项目中会省很多的精力，今天就通过一个实例来理解一下锁相环IP核。
首先还是继续了解一下IP核：

1.1 IP核相关知识

• 定义
  IP核在数字电路中常用于比较复杂的功能模块，参数可修改，让其他用户可以直接调用这些模块。
• IP核的三种形式：
  （1）HDL语言形式-软核：不涉及电路和电路元件实现，FPGA的IP内核大多数为软核，有助于调节参数并增强可复用性。
  （2）网表形式-固核：软核和硬核的折中，完成了的综合的功能块，有较大的设计深度，以网表的形式交给客户使用。
  （3）版图形式-硬核：完成设计的最终阶段产品-掩膜，经过完全的布局布线的网表，如一些FPGA芯片的ARM核。
  当然，IP核也有一定的缺陷：
• IP应用缺点：
  （1）跨平台时，IP不通用，需重新设计。
  （2）IP核看不到其核心代码
  （3）定制的IP不通用。

1.2 PPL IP核相关知识

• 锁相环定义
  对输入FPGA的时钟进行任意分频，倍频，相位调整，占空比调整。主要是利用输入的参考信号控制环路内部振荡信号的频率和相位。锁相环在工作过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，类似与输出电压与输入电压的相位被锁住，称之为锁相环。
• 锁相环结构
  锁相环的内部结构其实是一个闭环反馈系统，如下图所示
  
  
  最终的效果就是pll_out输出参考频率相等的频率
• 倍频
  在压控振荡器后加一个一级分频器，使进入分频器之前的信号频率为需要比较的时钟频率的倍数，VCO后输出的就是倍频的结果。
• 分频
  在参考时钟后加一个一级分频器，需要比较的时钟频率就时钟和参考时钟分频后的频率相等。

2.实例

下面通过一个简单的实例从头到尾的了解一下FPGA PLL IP核开发的流程以及详细步骤。

• PLL IP核设计目标：
  通过Quartus II配置PLL IP核，系统输入时钟频率为50Mhz，最后输出二倍频，五分频，相移90度，占空比变为20%的四种不同的时钟频率。

2.1 前期准备

• （1）分别建立三个不同的文件夹用来存放工程文件，RTL代码文件，仿真测试代码文件。
  
• （2）在prj文件中新建ipcore文件夹，用来存放IP核.

2.2 新建pll.v工程

2.3 IP核配置操作流程

• （1）打开IP核配置界面进行相应操作
  
  
  
• （2）设置系统输入时钟频率为50Mhz
  
  
  
  
  
• （3）设置二倍频
  - （4）设置五分频
• （5）相移90度
  
• （6）设置占空比20%
  
• （7）后续设置
  
  
  设置完成后，需要将生成的qip文件添加到工程的文件目录下：
  
  

2.4 编写RTL代码

笔者使用的是Notepad++编写RTL代码：

编写完成后再Quartus II中打开：

进行分析与综合：无致命问题！

查看RTL视图：

2.5 仿真代码编写

编写完成后存放在之前建好的仿真测试代码文件夹中。

2.6 仿真设置

步骤：Assignments-Settings-EDA Tool Settings-Simulation

设置NativeLink：

2.7 Modelsim仿真

可以看到仿真得到的结果输出的四个时钟频率正好就是之前预先设计的四种时钟频率！

3 小结

做好的学习方式就是别管太多，先做一堆shi一样的东西出来，再去不断迭代，优化，迭代。直至完成。

原文地址：https://blog.csdn.net/weixin_45547259/article/details/140596022

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