Xilinx 的开发工具Vivado开发流程
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Project Manager：项目管理器，此项是对项目的参数进行设置
IP Integrator：IP集成器，此项是对IP的操作
Simulation：仿真，包括功能仿真、综合后仿真和实现后仿真
RTL Analysis：RTL分析，将用户的设计输入细化成逻辑电路，也就是常说的RTL电路
Synthesis：综合，类似于软件编程中的编译，是一个把RTL电路用FPGA内资源实现的过程，会生成综合网表
Implementation：实现，把综合网表具体实现的过程，可以理解为将综合后的电路具体映射到FPGA内部资源的过程
Program and Debug：下载和调试，将最终实现的电路生成BIT文件（或其他格式的文件），可下载进FPGA板卡中，还可以在这个环节进行调试debug
原文地址：https://blog.csdn.net/sunsheets/article/details/143606047
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