锁相环 vivado FPGA
原理
- 同步状态/跟踪状态：相位差在2kπ附近，频率差为0
- 到达上述状态的过程称为捕获过程
- 锁相环的捕获带：delta w的最大值，大于这个值的话就不能捕获
- 鉴相器（PD-phase discriminator）：相乘加LPF，相差提取到电压函数sin的相位中
- LP:对PD产生的电压函数进行变换
- VCO：将电压信息转移到瞬时频率上，与电压是一次函数关系（但是输入电压范围有限，才保持线性）
- VCO反馈给PD：PD要的是相位，也就是瞬时频率的积分。最终VCO反馈的是LP输出电压的积分，也就是输入相差的积分。（PID中I的意思）
- 准同步，相差较小时（+30度时，误差5%以内），LP输出值正比于相差
原文地址：https://blog.csdn.net/bwhaxx/article/details/140594351
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