2024届数字IC秋招-华为机试-数字芯片-笔试真题和答案(五)(含2022年和2023年)
文章目录
- 前言
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- 1、多比特信号A,时钟域clk_a存在从4’d11到4’d12的变化过程中,若时钟域clk_b直接采用D触发器采样,可能采样到数据是
- 2、Bod由1变成0,Arb会如何变化
- 3、减少片外DRAM的访问,而代之以片内SRAM访问,这样可以降低访问功耗,降低片外DRAM,同时加大片内SRAM能节省成本
- 4、一个十进制数-4,定点位宽为4bit,在Verilog语言中分别用2进制补码表示为
- 5、设计一个异步 FIFO 用于数据缓存,FIFO 写入数据时钟 100MHz,读出时钟 50MHz。写入数据在100个Cycle最多写入50个数据,那么此FIFO设计的深度多少比较合适?
- 6、电源门控可以有效的同时降低动态功耗和静态功耗
- 7、将逻辑通过CLK Gate方式引入CK路径中,可以减少D端逻辑的路径时延
- 8、关于下面
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